Возможна ли такая комбинация памяти?

И вообще, камо грядеши?
 
1 2 3 4 5

AGRESSOR

литератор
★★★★★
au> Визуально можно представить как дом, который начался с 10 этажей с одним лифтом, а потом был достроен до 100500100 этажей со скоростным лифтом в 10 раз более вместительным, но одним :)

Так вот и вопрос, чего надо... этажей поменьше или лифтов побольше?
Трудно искать черную кошку в темной комнате, особенно если ее там нет. Это тем более глупо, если эта кошка умная, смелая и вежливая.(с) С.К.Шойгу.  

au

   
★★
AGRESSOR> Так вот и вопрос, чего надо... этажей поменьше или лифтов побольше?

Домов побольше :) Это и есть MASPAR — massively parallel architecture. Но строителям удобнее этажи добавлять и лифты с ракетными двигателями ставить :)

Massively parallel - Wikipedia, the free encyclopedia

Massively parallel
From Wikipedia, the free encyclopedia
Jump to: navigation,
search
Massively parallel is a description which appears in computer science, life sciences, medical diagnostics, and other fields.
A massively parallel computer is a distributed memory computer system which consists of many individual nodes, each of which is essentially an independent computer in itself, and in turn consists of at least one processor, its own memory, and a link to the network that connects all the nodes together. Such computer systems have many independent arithmetic units or entire microprocessors, that run in parallel.

// Дальше —
en.wikipedia.org
 

au

   
★★
AGRESSOR> М-м... а выходов на модуле памяти ну очень много. Неужто все для питания? ЖР

Ну например: DDR2 DIMM Unbuffered Module (240 pin) распиновка и описание @ pinouts.ru

AGRESSOR

литератор
★★★★★
AGRESSOR>> Так вот и вопрос, чего надо... этажей поменьше или лифтов побольше?
au> Домов побольше :)

Дык и тут проблема возникнет. Эти дома тоже коммутировать должны с приличной скоростью.

Может лучше один дом - комп с несколькими дублирующимися модулями памяти, которые повторяют друг друга, с несколькими процессорами - где куча лифтов во всех направлениях ездят. Таким образом, если память дублируется в нескольких местах, она может браться без перегрузки шины разными процессорами, обрабатываться параллельно и отдельно, и после этого скидываться в некую итоговую память. Пойдет?
Трудно искать черную кошку в темной комнате, особенно если ее там нет. Это тем более глупо, если эта кошка умная, смелая и вежливая.(с) С.К.Шойгу.  

AGRESSOR

литератор
★★★★★
au> Ну например: DDR2 DIMM Unbuffered Module (240 pin) распиновка и описание @ pinouts.ru

Пинов DQ, отвечающих за выход данных, намного больше, чем 1. Получается, все-таки выход не один.
Трудно искать черную кошку в темной комнате, особенно если ее там нет. Это тем более глупо, если эта кошка умная, смелая и вежливая.(с) С.К.Шойгу.  

au

   
★★
AGRESSOR> Дык и тут проблема возникнет. Эти дома тоже коммутировать должны с приличной скоростью.

Это нетрудно и делается.

AGRESSOR> Таким образом, если память дублируется в нескольких местах, она может браться без перегрузки шины разными процессорами, обрабатываться параллельно и отдельно, и после этого скидываться в некую итоговую память. Пойдет?

Пойдёт только для некоторых задач. Таких, где процессоры должны брать исходные данные в общем источнике, считать каждый независимо, и результаты складывать в разные места, отличные от источника. Иначе возникают ужасные проблемы с синхронизацией копий памяти, с конфликтами доступа, и эпических масштабов гемор для программиста.
 3.5.63.5.6
RU Серокой #04.07.2011 12:22  @au#04.07.2011 09:34
+
-
edit
 

Серокой

координатор
★★★
au> Но похоже она полностью статическая — можно отключать тактовую.
Эм, а в современных FPGA входную тактовую вполне можно отключить, и ничего не будет с прошивкой. Я не понимаю что-то...
Или речь про отключение не используемых блоков? Так и gated clock вещь уже давно работающая.
Больше не раскалятся ваши колосники. Мамонты пятилеток сбили свои клыки. ©  
AU#04.07.2011 12:43  @Серокой#04.07.2011 12:22
+
-
edit
 

au

   
★★
Они же не рассказывают что они там натворили.
 3.5.63.5.6

au

   
★★

Tilera details 100-core processor

Tilera details 100-core processor

// eetimes.com
 

...third generation of multicore processors, headlined by an SoC that features 100 64-bit cores
...1 Ghz and 1.5 GHz, 32 megabytes of total cache and 546 gigabit per second peak memory
...connects the cores through Tilera's proprietary iMesh on-chip network
"There isn't really a limit to what you can do with this tile architecture," Doud said. "We think this is the way of the future."
"We are seeing a lot of other companies embracing mesh. We encourage that. We think that mesh is the way to go in the future. We just have a little bit of a lead."
 3.5.63.5.6
1 2 3 4 5

в начало страницы | новое
 
Поиск
Настройки
Твиттер сайта
Статистика
Рейтинг@Mail.ru